VHDL vs СХЕМОТЕХНИКА

VHDL против СХЕМЫВ этой статье я в кратце опишу язык VHDL, его достоинства и недостатки. До сих пор одним из самых трудоёмких этапов проектирования электронных устройств является создание электрических схем. Это связано с тем, что множество электронных компонентов и связей между ними приходится вводить вручную. После завершения схемы много времени занимает проверка правильности схемы. САПР (Системы Автоматизированного ПРоектирования) улучшили ситуацию, но и они также отнимают непозволительно много времени на верификацию проектов. Модернизация же таких схем зачастую становится просто невозможной без тотального переделывания конструкции печатной платы. Современность требует, чтобы схемы были описаны чётко и ёмко. Именно поэтому три десятилетия назад при проектировании СБИС (Сверх Больших Интегральных Схем) от создания логических схем стали отказываться. Действительно, доходило до того, что электрическая схема кристалла размером 1х1 см занимала несколько тысяч листов формата A3.

Язык Very high speed integrated circuits Hardware Description Language (VHDL) был разработан в 1983 г. по заказу Министерства Обороны США. Он был создан для описания логических схем. VHDL является стандартным языком с 1987 г., а в 1993 г. были введены многие усовершенствования. Наряду с языком Verilog vhdl программирование является базовым для разработки логических схем. Однако, в России в настоящее время программирование на vhdl распространено в несоизмеримо большей степени, чем работа с verilog .

Язык VHDL – необычный язык, как для программистов, так и для разработчиков электронной аппаратуры. Это связано с тем, что по своей сути VHDL – язык параллельного программирования.

Начинающий программист часто путается в основах программирования на VHDL и в итоге допускает ошибки, которые впоследствии трудно выявить. В связи с этим, его проекты в итоге оказываются далеко не оптимальными.

Следует учесть, что современная технология проектирования логических схем  предъявляет к проектам, описанным на VHDL, целый ряд особенных требований. А схемотехник, который всё-таки решил изучить VDHL, с этими особенными требованиями часто не знакомится.

В чем же преимущества VHDL программы перед схемным проектированием?

С помощью VHDL гораздо проще ввести и проверить большой проект. Десятью строками VHDL можно описать как один, так и 100 000 триггеров

VHDL проекты не обязательно макетировать. Достаточно просто запустить их VHDL-код через симулятор HDL.

VHDL программы не требуют их представления в виде схемы. Нечеткость и небрежность описания также исключаются, так как такую программу не сложно проверить.

VHDL программы – надёжны. Синтаксический анализ, программное моделирование и компиляция в логическую схему быстро выявляют ошибки проекта

VHDL программы – универсальны. Однажды разработанный VHDL-компонент может быть многократно использован во множестве других проектов. При этом функции и параметры компонента можно подстраивать под новые задачи на любом этапе проектирования. Также универсальность заключается в том, что VHDL проекты с одной элементной базы легко переносятся на другую (например, микросхемы различных технологий).

На Западе, исторически, наибольшее распространение получил язык Verilog. Два десятилетия назад этот язык выиграл конкурентную борьбу с другими HDL языками благодаря тому, что занимал мало вычислительных ресурсов компьютера. VHDL – более универсальный и быстрый язык, но он проигрывал в быстродействии языку Verilog, особенно при моделировании на уровне вентилей.

VHDL код – долговечен, в отличие от электрической схемы, которая всегда разрабатывается под конкретную элементную базу. Так как обычно через 3-5 лет элементная база сменяется, сменяются и электрические схемы, использующие её. Хорошее техническое решение на языке VHDL может быть использовано в течении десятилетий.

Об авторе admin

Инженер. Окончил НГТУ по специальности "Радиосвязь, телевидение и радиовещание". С 2003 г. занимаюсь разработкой электронной начинки различных радиотехнических устройств и приборов.
Запись опубликована в рубрике Все статьи, Начинающему. Добавьте в закладки постоянную ссылку.

2 комментария на «VHDL vs СХЕМОТЕХНИКА»

  1. Alik говорит:

    <Слишком-мало,слишком обобшенно,слишком восорженно, слишком таинственно))

Оставить комментарий