ЭЛЕМЕНТ ЗАДЕРЖКИ

При проектировании различных цифровых устройств, в частности, контроллеров, требуется организовать задержку подачи одного и того же сигнала на различные выводы ПЛИС или на другие элементы внутри ПЛИС.

Для начала рассмотрим подобную ситуацию с дискретной логикой. Обычно, если у разработчика имеется микросхема с шестью вентилями НЕ (например ,155ЛН1), в качестве элемента задержки (величиной 10…20 наносекунд) он использует последовательное соединение двух элементов. Иногда между ними он вставляет RC-цепь, с помощью которой можно сделать время задержки от 10 до 150 нс.

В микросхеме ПЛИС задержку таким способом организовать НЕЛЬЗЯ. Всё дело в особенностях синтеза проекта. Программа синтеза воспринимает двойное отрицание как лишнее звено (как ошибку) и устраняет его. На RC – цепях так же нельзя организовывать задержку, потому что ПЛИС плохо терпит емкостную нагрузку. Поэтому для организации задержки я рекомендую следующий способ, описаный в этой статье на сайте HABR.

 

Об авторе admin

Инженер. Окончил НГТУ по специальности "Радиосвязь, телевидение и радиовещание". С 2003 г. занимаюсь разработкой электронной начинки различных радиотехнических устройств и приборов.
Запись опубликована в рубрике VHDL-коды, Все статьи. Добавьте в закладки постоянную ссылку.

Оставить комментарий